DDR3記憶體相對於DDR2記憶體，其實只是規格上的提高，並沒有真正的全面換代的新架。下面是YJBYS小編整理的記憶體DDR3與DDR2的相關內容，希望對你有幫助!
1.突發長度(Burst Length，BL)
由於DDR3的預取為8bit，所以突發傳輸週期(Burst Length，BL)也固定為8，而對於DDR2和早期的DDR架構系統，BL=4也是常用的，DDR3為此增加了一個4bit Burst Chop(突發突變)模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的資料突發傳輸，屆時可通過A12地址線來控制這一突發模式。而且需要指出的是，任何突發中斷操作都將在DDR3記憶體中予以禁止，且不予支援，取而代之的是更靈活的突發傳輸控制(如4bit順序突發)。
2.定址時序(Timing)
就像DDR2從DDR轉變而來後延遲週期數增加一樣，DDR3的CL週期也將比DDR2有所提高。DDR2的CL範圍一般在2～5之間，而DDR3則在5～11之間，且附加延遲(AL)的設計也有所變化。DDR2時AL的範圍是0～4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個時序引數——寫入延遲(CWD)，這一引數將根據具體的工作頻率而定。
3新增的重置(Reset)功能
重置是DDR3新增的一項重要功能，併為此專門準備了一個引腳。DRAM業界很早以前就要求增加這一功能，如今終於在DDR3上實現了。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時，DDR3記憶體將停止所有操作，並切換至最少量活動狀態，以節約電力。
在Reset期間，DDR3記憶體將關閉內在的大部分功能，所有資料接收與傳送器都將關閉，所有內部的程式裝置將復位，DLL(延遲鎖相環路)與時鐘電路將停止工作，而且不理睬資料總線上的'任何動靜。這樣一來，將使DDR3達到最節省電力的目的。
3新增ZQ校準功能
ZQ也是一個新增的腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校準引擎(On-Die Calibration Engine，ODCE)來自動校驗資料輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令後，將用相應的時鐘週期(在加電與初始化之後用512個時鐘週期，在退出自重新整理操作後用256個時鐘週期、在其他情況下用64個時鐘週期)對導通電阻和ODT電阻進行重新校準。
5.參考電壓分成兩個
在DDR3系統中，對於記憶體系統工作非常重要的參考電壓訊號VREF將分為兩個訊號，即為命令與地址訊號服務的VREFCA和為資料匯流排服務的VREFDQ，這將有效地提高系統資料匯流排的信噪等級。
