積體電路設計規模及複雜度不斷增大，用傳統原理圖方法進行系統級晶片設計已不能滿足設計要求，而硬體描述語言(HDL，HardwareDescriptionLanguage)在進行大規模數字系統設計時具有諸多優勢，因此利用硬體描述語言進行系統行為級設計已成為FPGA與ASIC設計的主流。目前最流行、最具代表性的硬體描述語言是美國國防部(DOD)開發的VHDL(VHSICHardware Description Language)和GDA(Gateway DesignAutomation)公司開發的Verilog HDL。
VHSIC代表Very High Speed IntegratedCircuit，因此VHDL即甚高速積體電路硬體描述語言。VHDL語法嚴格，1987年即成為IEEE標準，即IEEE STD1076-1987，1993年進一步修訂成為IEEE STD 1076-1993。
VHDL作為IEEE標準，已得到眾多EDA公司支援，其主要優點有：
● 描述能力強，支援系統行為級、暫存器傳輸級和門級三個層次設計;
● 可讀性好、移植性強，其原始檔既是程式又是文件，便於複用和交流;
● 支援自頂向下的設計和基於庫(Library-based)的設計;
● 支援同步、非同步及隨機電路的設計;
● 與工藝無關，生命週期長。
VHDL語言主要應用在行為層和暫存器傳輸層，這兩層可充分發揮出VHDL面向高層的'優勢。利用VHDL實現數位電路的實質是利用綜合工具將高層次描述轉化為低層次門級描述，其中綜合可分為三個層次：高層次綜合(High-LevelSynthesis)、邏輯綜合(Logic Synthesis)和版圖綜合(Layout Synthesis)。
基於VHDL的FPGA系統行為級設計
具體包括以下重要環節：設計輸入(Design Entry)、設計綜合(DesignSynthesis)、設計約束(Design Constraints)、設計實現(DesignImplement)、設計模擬(Design Simulation)和器件程式設計(Device Programming)。
設計輸入主要採用HDL(硬體描述語言)、ECS(Engineering SchematicCapture，原理圖編輯器)和FSM(Finite State Machine，有限狀態機);
設計綜合就是依據邏輯設計描述和約束條件，利用開發工具進行優化處理，將HDL檔案轉變為硬體電路實現方案，其實質就是優化設計目標的過程;
設計約束主要包括設計規則約束、時間約束、面積約束三種，通常時間約束的優先順序高於面積約束;
設計實現對於FPGA分為編譯規劃、佈局佈線(P AR，Place AndRoute)、程式位元流檔案產生;對於CPLD則是編譯、配置、位元流檔案產生;
設計模擬分為功能模擬和時序時延模擬。功能模擬在設計輸入之後、綜合之前進行，只進行功能驗證，又稱為前模擬。時序時延模擬在綜合和佈局佈線之後進行，能夠得到目標器件的詳細時序時延資訊，又稱為後模擬;
器件程式設計是指在功能模擬與時序時延模擬正確的前提下，將綜合後形成的位流程式設計下載到具體的FPGA/CPLD晶片中，又稱晶片配置。FPGA/CPLD程式設計下載通常可使用JTAG程式設計器、PROM檔案格式器和硬體偵錯程式三種方式，其中JTAG(JointTest Action Group，聯合測試行動組)是工業標準的IEEE1149.1邊界掃描測試的訪問介面，用作程式設計功能可省去專用的程式設計介面，減少系統引出線，有利於各可程式設計邏輯器件程式設計介面的統一，因此應用廣泛。
