“一體化EDA工具和統一的資料庫加速IC設計速度”、“90nm和65nm及以下製造技術的發展促進EDA技術的革新”、“IP複用將不斷增長”以及“SystemVerilog將成為下一代描述語言”等是de Geus在接受《電子工程專輯》採訪中強調的部分主要內容。EDA工具已伴隨著製造技術的進步進入一個新的發展時代。
Synopsys公司主席兼CEO Aart de Geus博士最近抵達上海考察中國EDA市場的情況。在能環視上海市貌的金茂凱悅酒店裡，我採訪了這位曾被美國《Electronic Business》雜誌評為2002年度最佳CEO，也是一位吉它手的Synopsys掌門人，請他就EDA行業的技術發展方向發表了看法。在此之後，Synopsys中國區總經理潘建嶽也接受了本刊的採訪。
一體化工具和IP是發展方向
一體化的工具使使用者受益於一個統一的使用者介面，避免了在不同的工具間進行資料轉換等繁瑣的操作。目前，Synopsys和Cadence兩大EDA工具供應商分別推出了整合眾多工具在內的一體化設計工具，同時，也在分別推出各自的標準資料庫，以進一步簡化設計流程。
Galaxy平臺是Synopsys近期推出的先進IC設計平臺，整合了Synopsys公司的許多工具，覆蓋了從設計編譯、佈局編譯、物理編譯、DFT編譯以及矽片製造的全部流程，同時還在內部集成了向第三方開放的Milkyway資料庫，將不同設計階段中的資料、時序、計算以及種種約束條件協調起來。VSPACE=12 HSPACE=12 ALT="Synopsys公司主席兼CEO Aart de Geus：“一體化EDA工具和統一的資料庫加速IC設計速度。”">
伴隨著設計複雜度的不斷提高，中國使用者要求更整合化的工具。“Galaxy平臺可以直接面向90nm以及以下的設計，在中國已經有幾家使用者。利用這種一體化設計工具提供的統一庫和統一介面可以加速中國IC工程師的設計速度。”de Geus表示。“中國目前正處於IC設計產品的起步階段，我注意到上海在短時間裡就增加了30至40家IC設計公司，在這種情況下一體化和帶有標準資料庫的工具的意義就更大。”
當談及Synopsys是否也計劃開發新的模擬和混合訊號設計工具並將其整合到Galaxy平臺中時，“Synopsys已在提供模擬和混合訊號的模擬和驗證產品，我們目前正著重在類比電路的實現上，並已有利用EDA工具進行類比電路設計的能力，你會逐步看到我們的相關產品問世。”de Geus笑著說。
IP的合理應用是加速產品設計流程的一個有效途徑。按照美國EDA聯盟(The EDA Consortium)2003年一季度的統計資料表明，IP產品的銷售額是全球EDA工業中增加最快的一個領域，較2002年同期增加了36%。“IP複用是IC設計業中絕對的發展趨勢，”de Geus認為。他介紹道，Synopsys已成為全球第三大獨立IP供應商，僅次於ARM和Rambus兩家公司，並重點開發應用面廣的PCI、USB等標準IP庫。
製造工藝進步促進EDA工具的革新
全球半導體工藝向90nm、65nm的發展趨勢對EDA工具提出了更多的挑戰，而隨著IC物理尺寸的不斷縮小，內部互接的分析成為主要的瓶頸。
“在這個階段，交叉耦合電容、IR壓降以及電感的影響都是致命的，”de Geus表示，“這就要求EDA工具在設計規劃、實現驗證等領域有重大的改進。”隨著工藝複雜性的提高，佈線在考慮阻抗、感抗和容抗的同時，必須考慮矽工藝的規則，包括過孔和填充等以前未必是主要的因素的影響。Galaxy平臺已經考慮了下一代半導體工藝的許多苛刻要求。
“對於中國市場來看，目前主要集中在0.35、0.25和0.18微米工藝技術上，而0.18會成為今年和明年的主流。”de Geus認為，“這與中國的大多數IC產品對成本要求很敏感是相吻合的。”
SystemVerilog將成為下一代的描述語言
描述語言一直是EDA業中重要的一環，VHDL和Verilog目前是中國的主流設計語言。然而，隨著IC複雜度的不斷提高，從更高層次入手對系統進行描述是描述語言未來的發展方向。
“SystemVerilog將最終取代VHDL。”這是de Geus對描述語言發展方向上的預測，在進一步解釋這一預測時，他指出多年來IC設計中更關注的是模擬，而目前驗證在IC的整個設計週期中已經佔據了60%甚至更多的時間，而SystemVerilog可以有效地支援上述兩者的需求，同時SystemVerilog是與Verilog完全相容的。“VHDL還會在很長時間記憶體在，但SystemVerilog將取代它，併為SystemC的發展鋪平道路。”de Geus表示目前全球Verilog的增長率較VHDL要快，以前是各佔半壁江山，而現在Verilog約佔六成。按照Synopsys中國區總經理潘建嶽的分析，目前中國Verilog的使用者佔2/3，而VHDL使用者約佔1/3。
SystemVerilog是Verilog在增加了宣告之後發展而來的`。“de Geus博士分別於1992年、1995年、1997年、2000年等時段提出了關注設計複用、時序收斂、訊號完整性和可製造性設計的前瞻性預言，呼籲業界重視這些問題，這些預測都相繼在幾年後得到了印證，我相信他這次提出的SystemVerilog推論也會在未來幾年內得到證實。”潘建嶽表示。VSPACE=12 HSPACE=12 ALT="Synopsys中國區總經理潘建嶽：“中國本地IC設計公司首要關注的應該是設計的晶片是否有需求。”">
中國IC設計公司任重道遠
中國在電子設計自動化方面取得了神奇的進展，但中國工程師仍需要花上平均約兩年時間才能真正開展最先進的矽片設計。這是de Geus對中國IC設計行業的評估。他認為如蜂窩電話、PC以及音訊產品等面向消費者的產品的大規模發展是促進中國IC設計市場的主要因素之一，同時，製造業、企業與教育行業也對EDA著巨大的需求。
“我認為目前中國IC設計公司最合適的目標市場還是在消費類產品上，還包括消費類與通訊類相融合的產品。這類產品面向大眾，而且對價格很敏感。”de Geus提出了他對中國IC設計公司發展方向的觀點，而在對於整個中國IC產業鏈的看法上，他指出：“中國目前最重要的是加強IC設計方面的教育，使得中國工程師更具有‘產能’。同時，中國現在還沒有先進的材料。”而這種優勢還主要集中在美國等國家。
以潘建嶽的觀點來看，中國在IC產業鏈的建設已取得了很大的成就，進入IC設計的門檻也越來越低。“中國本地IC設計公司首要關注的應該是設計的晶片是否有需求，要能進入市場;第二是要具備良好的管理能力。”潘建嶽表示，“中國目前更需要兩方面的服務和支援，一方面是整體的工具，二是設計方法學。整體上看，中國IC設計領域中前端的設計相對較成熟，而後端，例如從網表到GDSII等，設計的挑戰更大。但中國市場對設計工具的需求越來越與國際接軌，這是總體上的趨勢。”
