過去十年來，功率已經成為一個關鍵的設計考慮，並在工程師設計與驗證系統方面帶來了一些巨大的挑戰。下面小編為大家整理了關於EDA如何突破功率限制的文章，一起來看看吧：
功率是能量被消耗的速率，這在十年前還不是熱門，但今天已是一個重要的設計考量。系統的能耗會帶來熱量、耗盡電池、增加電能分配網路的壓力，並且加大成本。移動計算的發展最先推動了對降低能耗的期望，但能耗的效應現在已遠遠超出這個範圍，可能在業界帶來一些最大的結構性變化。對於伺服器農場、雲端計算、汽車、晶片，以及依賴於能源獲取的泛在式感測器網路，這都是一個關鍵性問題。
突然改變的原因是，物理學已把工藝技術帶到了90nm以下尺度。但是，隨著結點尺寸越來越小，電壓降低，從而造成功率的相應下降。通常，即使開發人員增加了更多功能，功率預算也會保持不變。在更小尺度下，電壓的縮放更加困難，無法維持。當電壓接近於閾值電壓時，開關時間就會增加。為補償這一問題，設計人員會降低閾值電壓，但這樣做顯著增加了洩漏電流和開關電流。
設計流程中的每個階段都對功耗有影響，從軟體架構到器件物理。雖然每個小組都可以做區域性的功耗優化工作，但沒有一個團隊可以單獨創建出一個低功耗設計。反之，任何一個團隊都可能摧毀低功耗的努力。這種狀況就產生了一種對協同與交叉學科工具的新需求。功率問題不再止於晶片。它們遍及互連結構、電路板與系統設計、電源控制器等諸方面。當前的EDA工具並非按功率概念而建立，這意味著設計人員要採用改進型方法，而不是從頭開始的新方法。
物理原理的角色
一隻晶片消耗的功率是開關(或動態)功率和無源(或洩漏)功率之和。功率的動態成分源於設計的容性負載。當某個線網從0轉換到1時，這個成分通過一個PMOS電晶體充電。從電源獲得的能量等於容性負載與電壓平方的乘積。系統將這個能量的一半儲存在電容中;另一半則耗散在電晶體上。對於從1至0的轉換，不會從電源獲得更多能量，但電荷要耗散在NMOS電晶體上。假設結點以頻率F變化，則動態功率為FCLVDD2，其中，CL是容性負載，VDD是電壓。雖然也存在其它形式的動態功率，但它們要小得多。
由於電壓是平方項，因此降低電壓有相當顯著的效果。不幸的是，效能也與電壓相關，因為增加電壓會增加柵極的驅動VGS-VT，其中VGS是柵源電壓，VT是閾值電壓。使用較陳舊的技術時，洩漏功率並不明顯。但隨著器件尺度的減小，很多區域中的洩漏變得更加顯著，包括柵極氧化物隧穿、亞閾值電壓、反偏結點、柵極導致的漏極洩漏，以及因熱載流子注入而產生的柵極電流等。
二氧化矽是常用的絕緣材料。在低厚度水平下， 電子可以隧穿它。這種關係是指數型的，意味著厚度減半，洩漏增至四倍，在電晶體尺度降到130nm以下之前，這還不是一個問題。用高k電介質代替二氧化矽可以提供相近的器件效能，獲得更厚的柵級絕緣體，從而降低了這個電流。
電晶體有一個柵源閾值電壓，低於這個電壓時，通過器件的亞閾值電流就會呈指數倍下降。當降低電源電壓以減少動態功耗時，閾值電壓也減小，從而使柵極電壓擺幅低於器件關斷的閾值。亞閾值傳導會隨柵極電壓呈指數式變化。
在擴散區和阱之間，或在阱與基材之間的一個反偏構造，會產生小的反偏結洩漏。在MOS電晶體漏極結上的高電場效應會產生柵極導致的漏極洩漏，這通常要用製造技術來處理。柵極電流洩漏的原因是短溝道器件的閾值電壓漂移，並與器件中的高電場有關。對這個效應的控制主要也是靠製造技術。
設計人員要在動態功耗和靜態功耗之間做一個折中。降低電壓會減小動態功耗，但增加了靜態功耗。我們來看一隻手機內的典型晶片。當器件工作時，洩漏要佔所消耗功率的大約10%;其它90%是動態功耗。但當手機處於待機模式時(可能佔到總時間的90%)，晶片中的動態功耗就很少。因此，儘量減小兩種功耗有著相同的重要性。
各種器件的功耗方面在持續地改進。例如，在相同頻率下，三星的28nm低功耗工藝比45nm低功耗工藝的動態功耗與待機功耗都減少了35%，與採用45nm低功耗的系統單晶片設計相比，28nm工藝在相同頻率下的動態功耗降低了60%。臺積電28nm高效能低功耗工藝的待機功耗要比其40nm低功耗工藝低40%以上。同時GlobalFoundries公司為其28nm結點提供了三種功率水平(圖1)。
圖1，臺積電的28-HPL工藝待機功耗較40-LP工藝低40%以上。而Global Foundries則為其28nm結點提供了三種功率水平
摩爾定律繼續有效，晶片在每個器件中封裝了更多功能。據Open-Silicon的營銷總監Colin Baldwin稱，客戶可以用近似的單位成本和兩倍的效能，設計出下一代器件，雖然總功耗會增加，但單隻器件的功耗是下降的。時鐘頻率是另外一個緩慢上漲的變數，但在很多市場上增速都慢於工藝。Open-Silicon發現，大多數使用者試圖在略微增加總體功耗的情況下，整合更多的功能。因此，要維持相同的總功耗，就要看設計流程的其它部分中可以節省的能耗。
優化與比較
設計包含了估算與優化。估算可以對多個可能的實現選擇做出比較。另外，優化可以自動完成，或者可以在各種抽象水平上，用工具輔助完成。Apache/Ansys應用工程總監Arvind Shanmugavel認為，只有當擁有了一個完整設計和一組正確的向量時，功率估算才是一種精確的科學。在未完成設計以前，根據定義，所有事物都是一種即將在設計中發生的估計。在設計早期的功率預算階段，應著眼於大的和相對的變化，而不是絕對的值。Atrenta公司的工程總監Venki Venkatesh認為，可以預期在RTL(暫存器傳輸級)到矽片之間有20%的偏差，而從門到矽片有10%的偏差。
如果某個工具表示， 一種可能的方案會較另一種方案消耗更少的總能量，則這種概述一定是正確的;否則，工具就可能促使選擇了次級的方案。與面積和效能不同，功率是向量相關的，因此可能需要執行多次模擬，來獲得有關設計活動的一種典型性樣本。例如，考慮兩種選擇，一種是為音訊處理器加隨機資料，一種是用更多的典型語音資料。圖2給出了一個有限脈衝響應濾波器中幾個暫存器的轉換動作(參考文獻1)。對於一個不會破壞資料相關性的架構，語音資料開關電容的次數要比隨機輸入資料少80%。由於這些臨時的相關性，執行順序可能造成切換動作的巨大差異。
圖2，對於一個不會破壞資料相關性的架構，語音資料開關電容的次數要比隨機輸入資料少80%。由於這些臨時的相關性，執行順序可能造成切換動作的巨大差異。
不過， 有些公司認為可以用統計方法獲得近似值， 即採用來自計數器或其它可識別邏輯片的預期活動。現在， 功耗優化有很多種方式，大多數為RTL或以下。Shanmugavel稱，時鐘門控是儘量減少動態功耗的常見技術。切斷某個電路的時鐘，可阻止一個設計中時鐘或暫存器的切換動作。另一種技術是採用電壓島，它降低了設計的工作電壓，從而使開關元件的動態功耗前後比值為電壓前後比值的平方。設計者將電壓島用於晶片的某些區域，這些區域的效能與速度不是關鍵，這樣可以節省功耗。
DVFS(動態電壓/頻率縮放)是迄今最為複雜的動態功率控制技術。這種方法會根據負載的需求，改變有效工作電壓和頻率。在高負載情況下，電壓與頻率處於額定狀態，晶片或裝置為滿負荷工作。在低負載情況下，電壓或頻率縮減，以低速工作，從而獲得了較低的動態功耗。設計者可通過軟硬體方案的組合，實現這種技術。
片芯上的穩壓器滿足了對多種動態與靜態功率的需求。各IC通常有片外的穩壓模組，可提供動態狀態下需要的電壓與電流。但是，設計者越來越多地採用片芯上的穩壓器，因為電壓域的數量在增加，這些電壓域更快響應需求的要求也在增加。
堆疊IC間的相互通訊儘量減少了訊號互連，它是低功耗設計中一種新興的趨勢。Apache的Shanmugavel認為，製造商一般是將處理器和儲存器堆疊在一個矽插入層上， 用TSV(矽通孔)做連線。這些插入層提供了片芯之間的低電容訊號互連，從而降低了I/O的動態功耗。隨著3D IC的成本開始下降，以及設計者對於熱效應有了更多的理解，整個行業都將出現一個向3D IC的遷移。
要儘量減少靜態功耗， 設計者可以採用電源門控方法，為一個待機狀態的裝置節省最多的洩漏功耗。關閉功能單位的時鐘可降低動態功耗，但單元仍然有洩漏功耗。設計者必須在設計實現以前，瞭解有關電源門控的幾個折中問題。
減少洩漏功耗的一種最古老技術是用高閾值電壓門代換標稱閾值電壓的門。在CMOS中，亞閾值洩漏與閾值電壓成反比。較高閾值電壓器件的洩漏包絡低於較小閾值電壓的器件，但付出的代價是較大的延遲。設計者必須做一個仔細的權衡分析，才能用此技術獲得最佳的減少洩漏效果。
另外一種降低靜態功耗的方法是有源反偏，它是增加CMOS門中基材結點的偏置電壓，從而降低洩漏電流。這種偏置技術根本上是在待機模式期間增加一個單元或整個晶片的閾值電壓，從而減少洩漏功耗。為了感受一下這些技術的`採納率，Synopsys通過自己的一個“全球使用者調查”，收集了使用者資料(圖3)。
圖3，為了感受一下這些技術的採納率，Synopsys通過自己的一個“全球使用者調查”，收集了使用者資料。例如，最左上方一欄表示10%的受訪者擁有資料中心和網路，作為採用反偏置或阱極偏置的主要應用。注意百分比大於100，因為調查會收到多個答案。
除RTL優化以外，設計者還在開發一些能在系統級上做估算和架構研究的工具。功率是一個系統級的問題，有些設計者發現，不能用今天做晶片組裝和驗證的自下而上方法來看待功率問題。過去，設計者設計晶片是為了獲得最大的靈活性，以現在設計晶片的成本，這種靈活性仍是一個重要的考慮方面。但和其它所有方面一樣，靈活性也會帶來成本。對任何問題而言，處理器通常是能效最低的方法，但因為它們具備了功能多重性，一般可以用最小面積獲得實現。
驗證
功率還增加了另一層複雜性，這就是設計者必須做驗證。它需要額外的工具支援，製造商們現在正匆忙地在市場上推出這些工具。功率會在設計中增加一些新的器件，如隔離邏輯、功率開關、電平轉換器以及保持單元等。
不過，Synopsys 小功率驗證營銷總監Krishna Balachandran認為， 功率優化也可能牽涉到順序RTL轉換，必須用源RTL作驗證。缺少這種驗證可能導致晶片上的系統不工作，或洩漏高於預期值。模擬方法可能太慢，沒有價效比，且不徹底，從而不能對功率優化做完全的驗證覆蓋。傳統形式等效工具的目標通常是組合式變換的驗證，不適合於功率優化所需要的那種改變。大多數商用的形式驗證工具還受制於容量和效能的限制，必須克服這些限制，才能處理低功耗設計的複雜電源架構，以及數百種電源域。為滿足這些新的要求，必須發展一類具有大容量和高效能的全新形式等效工具，目標是對順序變換的驗證。
Eve - USA 的總經理LauroRizzatti表示，功率優化也給EDA供應商帶來了挑戰。很多低功耗技術通常都不能取得與RTL模擬或模擬的一致，它抽象了電壓的任何概念。設計者必須改造這些數字工具，使其支援功率目標以及低功耗優化實現技術。
電源分配網路
Silicon Frontline Technology公司營銷副總裁Dermott Lynch認為， 功率器件的典型執行效率在70%~90%，從而有10%~30%的總系統損耗。而Rambus公司半導體業務部副總裁兼首席技術官Ely Tsern補充說，比較積極的功率模式轉換配合精細的電源域，會使區域性供電電流有更快的轉換，從而給敏感的區域性電路帶來更大的di/dt電源噪聲，尤其是那些類比電路。
但Shanmugavel警告說，在任何情況下，電源分配網路都應能夠在不損及電壓完整性情況下，維持負載的供電。例如，當一個全域性時鐘轉換和一個功能單元上電去完成某項工作時，就出現了一個瞬態電流的需求。這種瞬態電流可能是額定電流的3倍~5倍，具體要看功能模組情況，這給電源分配網路帶來了一個巨大的負荷，必須驗證在這些情況下，網路上的瞬態電壓噪聲。
